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半导体碳化硅（SiC）外延层中的缺陷及检测技术详解
碳化硅器件测试仪SiC外延工艺不可避免地会形成各种缺陷，影响SiC功率器件性能与可靠性。外延层的缺陷种类非常多，形成机制也很复杂，总体上可以分成两大类：结晶缺陷和表面形貌缺陷。外延层的结晶缺陷主要包括点、线、面等缺陷，大部分为衬底的缺陷扩散到外延层。表1列出了常见的结晶缺陷的种类、形成原因和检测方法[1]。
发布时间：
2024-08-07
来源：
碳化硅器件测试仪
碳化硅器件测试仪SiC外延工艺不可避免地会形成各种缺陷，影响SiC功率器件性能与可靠性。外延层的缺陷种类非常多，形成机制也很复杂，总体上可以分成两大类：结晶缺陷和表面形貌缺陷。外延层的结晶缺陷主要包括点、线、面等缺陷，大部分为衬底的缺陷扩散到外延层。表1列出了常见的结晶缺陷的种类、形成原因和检测方法[1]。
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结晶缺陷种类 |
形成原因 |
检测方法 |
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点缺陷 |
外延层中C空位（VC）、Si空位（VSi）、间隙原子等引入的局部结晶缺陷，会引入载流子复合中心 |
深能级瞬态谱(DLTS)或者微波光电导(Micro-PCD) |
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螺形位错（TSD） |
衬底TSD向外延层的贯穿，其密度与衬底TSD密度接近 |
化学腐蚀方法，或者光致发光法(PL) |
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微管缺陷（MP） |
衬底MP向外延层的贯穿 |
化学腐蚀方法，或者光致发光法(PL) |
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刃形位错（TED） |
衬底TED向外延层的贯穿, 其密度与衬底TED密度接近 |
化学腐蚀方法，或者光致发光法(PL) |
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基平面位错（BPD） |
衬底中平行于[11-20]方向的BPD向外延层的贯穿,外延生长中衬底的BPD大部分转换成了TED，所以延层中的BPD密度一般小于10cm-2 |
化学腐蚀方法，或者光致发光法(PL) |
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界面位错（ID） |
外延层与衬底之间较大的掺杂浓度差异;或者晶片内存在因不均匀加热而导致的热弹性应力 |
化学腐蚀方法，或者光致发光法(PL) |
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堆垛层错(SF) |
Shockley层错来源于外延层BPD的滑移；Frank型层错源于衬底层错向外延层的贯穿 |
化学腐蚀方法 |
表1. SiC外延层中，常见的结晶缺陷形成原因和检测方法
在外延生长过程中，也会产生外延层的表面形貌缺陷，最常见的有：掉落颗粒物、三角形缺陷、胡萝卜缺陷、表面台阶聚集和凹坑缺陷。它们都和衬底表面晶格完整性缺陷、外来颗粒异物、以及衬底表面损伤有关。表2列出了常见的表面缺陷的种类、形成原因和检测方法。
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表面形貌缺陷种类 |
形成原因 |
检测方法 |
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掉落颗粒物(Downfall) |
外延生长过程中掉落在衬底表面上的黑色无定形碳、SiC或其它尘埃颗粒，陷于4H-SiC外延层中，形成大小不一、形状各异的外延形貌缺陷 |
光学显微镜(OM)或者光致发光法(PL) |
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三角形缺陷（Triangle） |
外来颗粒物、衬底中的TSD位错、表面划痕等，都会产生表面为三角形状的缺陷 |
光学显微镜(OM)或者光致发光法(PL) |
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胡萝卜缺陷（Carrot） |
衬底中的TSD位错，衬底表面上的划痕等，都会产生表面为胡萝卜形状的缺陷 |
光学显微镜(OM)或者光致发光法(PL) |
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表面台阶聚集（Step bunching） |
由衬底结晶缺陷或衬底表面划痕及潜在划痕，引起的表面为平行线簇的缺陷 |
光学显微镜(OM)或者光致发光法(PL) |
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凹坑缺陷（Pit） |
衬底内的螺位错TSD引起的表面凹坑 |
光学显微镜(OM) |
表2. SiC外延层中常见的表面缺陷形成原因和检测方法
这些缺陷对后续的器件性能都会有影响，如果按照影响的大小来分类，这些缺陷又可以分为致命性缺陷和非致命性缺陷。致命性缺陷包括三角形缺陷、滴落物，微管等，对包括二极管、MOSFET、双极性器件所有类型器件都有影响，它们可以使击穿电压减少20%甚至到90%；非致命性缺陷如TSD和TED，对二极管可能没有影响，但会影响双极型器件的寿命并最终影响器件的加工合格率。表3总结出了所有缺陷对器件性能的影响。
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缺陷种类 |
对不同器件性能影响 |
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SBD/JBS/MPS |
MOSFET/JFET |
双极性器件IGBT |
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点缺陷 |
无 |
无 |
点缺陷在带隙中引入深能级降低了载流子寿命，致使双极型器件漏电流增大 |
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螺形位错（TSD） |
纯净的TSD对器件性能无影响 |
纯净的TSD对器件性能无影响 |
TSD引起局部的载流子寿命降低，增大漏电流 |
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微管缺陷（MP） |
增大漏电流和降低击穿电压，直接造成器件击穿而损坏 |
增大漏电流和降低击穿电压，直接造成器件击穿而损坏 |
增大漏电流和降低击穿电压，直接造成器件击穿而损坏 |
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刃形位错（TED） |
纯净的TED对器件性能无影响 |
纯净的TED对器件性能无影响 |
TED对引起局部的载流子寿命降低，增大漏电流 |
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基平面位错（BPD） |
BPD诱生的堆垛层错会引起JBS/MPS内的PIN二极管性能退化 |
BPD诱生的堆垛层错会引起MOSFET/JFET内的体二极管性能退化 |
导通电阻增大；反向漏电流增大 |
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界面位错（ID） |
ID诱生的堆垛层错会引起JBS/MPS内的PIN二极管性能退化 |
ID诱生的堆垛层错会引起MOSFET/JFET内的体二极管性能退化 |
导通电阻增大；反向漏电流增大 |
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堆垛层错(SF) |
击穿电压降低20%-50% |
击穿电压降低20%-50% |
击穿电压降低20%-50% |
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掉落颗粒物(Downfall) |
击穿电压降低50%-90% |
击穿电压降低50%-90% |
击穿电压降低50%-90% |
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三角形缺陷（Triangle） |
击穿电压降低30%-70% |
击穿电压降低30%-70% |
击穿电压降低30%-70% |
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胡萝卜缺陷（Carrot） |
击穿电压降低30%-70% |
击穿电压降低30%-70% |
击穿电压降低30%-70% |
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表面台阶聚集 |
漏电流增大 |
MOSFET/JFET迁移率变低；影响MOSFET的氧化层击穿特性 |
影响IGBT的氧化层击穿特性 |
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凹坑缺陷（Pit） |
无 |
无 |
无 |
表3. 缺陷对器件性能的影响
减少外延层中的缺陷是当下工艺优化的重要内容。有论文指出加入H2原位刻蚀工艺可以显著地减少表面形貌缺陷[2]。该团队在1660℃下，CVD法制备了两片厚度为100μm外延片a, b。其中a 没有引入H2原位刻蚀工艺，b引入了20分钟的H2原位刻蚀工艺，两片的表面缺陷对比见表4。可以看出加入原位刻蚀工艺后，表面缺陷得到有效改善。这是因为衬底的CMP工艺会在衬底表面引入表面损伤，而原位刻蚀工艺可以去除衬底的表面损伤并能获得规则的表面台阶结构，从而有效抑制表面缺陷形成。除了衬底原位刻蚀工艺，变温生长、中断生长、甚至生长多层低速缓冲层与中断刻蚀相结合的方法，都可以减少缺陷形成，这里不做详细说明。
表4.两片外延片表面缺陷对比图
目前商用量产的SiC器件主要是SBD和MOSFET，由表3可以看出除了点缺陷和凹坑缺陷，其他缺陷对SBD/MOSFET的性能都会产生重要影响。实际生产中对每个外延片都会进行缺陷检测，常见的检测方法为光学显微镜(OM)或者光致发光法(PL)。
随着全球电网革命到来和超高压器件的巨大需求的上涨，包括Semikron、东芝、斯达半导和中车时代等国内外IGBT厂商开始布局SiC IGBT器件的商业化。IGBT作为双极型器件，除了对微管、三角缺陷等致命缺陷要求很高以外，对载流子寿命要求也比较高，因为IGBT器件电导调制能力依赖于漂移区载流子寿命。目前的研究认为N型SiC中，载流子寿命的“杀手”是点缺陷碳空位引入的受主能级，即Z1/2中心[1]。工艺上可以通过热氧化法来减少该缺陷能级进而提高载流子寿命，但是工艺验证下来片内的均匀性很差，所以必须监控载流子寿命来保证后续的器件性能。
碳化硅器件测试仪,西安碳化硅器件测试仪
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